华为更新韬定律论文：补充量产实测数据与工程细节，提出后摩尔时代时间缩放新范式

华为半导体业务负责人何廷波于2026年7月3日更新了τ缩放（韬定律）论文（ChinaXiv:202605.00224v2），在原有理论框架基础上大幅补充了工程细节、量产实测数据和产品规划。论文核心提出以统一特征时间常数τ作为全栈优化目标，取代传统摩尔几何缩放，覆盖从晶体管（皮秒级）到数据中心（秒级）共12个时间量级。

关键更新与实测数据

• 移动SoC场景：采用LogicFolding（逻辑折叠）技术，通过晶圆到晶圆混合键合将数字、模拟、存储电路垂直堆叠。同工艺节点下，新一代麒麟芯片相比上代平面芯片，晶体管密度从155提升至238百万颗/平方毫米（提升55%），同等性能下功耗降低41%，最大频率提升13%。
• AI算力系统场景：提出Unified Bus统一互联协议（跨节点延迟从几十微秒降至约100纳秒）、Hi-ONE高密度光互联引擎（每模块8Tb/s带宽，采用模拟均衡驱动而非高功耗DSP）、3D Folding（将存储/供电/光模块移至芯片表面，解决算力N²增长而带宽仅线性增长的瓶颈），预计到2035年硬件集成度提升百倍以上。

技术选型与工程挑战

• 放弃顺序式3D集成：因良率问题（高温工艺导致底层晶体管性能退化），选择更成熟的晶圆到晶圆混合键合路线。
• 散热问题首次公开：采用热感知分区和布局，将高功耗模块在三维空间错开，但仅能缓解，尚未根治。
• 齿距比（键合层间距与顶层金属布线间距之比） 是LogicFolding的关键参数，足够密的键合间距可实现从离散优化到连续优化的转变。

产业意义

τ缩放理论为无法持续跟进顶尖光刻的厂商提供了后摩尔时代的标准化发展框架，将先进封装、片上互联、光互连提升为核心竞争力。论文基于2020年5月至2026年5月量产交付的381款芯片工程实践，从理论假说升级为具备量产佐证和清晰产业路线的完整体系。